a1 Буфера системной магистрали предназначены для повышения нагрузочной способности системных шин данных. адреса и управления {системной магистрели осциллогрьфа). Схема управления буферамн переключает их на передачу данных из системной магистрали осциллографа в магистраль устройства со- пряжения или, наоборот, из последней - в системную магистраль. Дешифратор адреса формирует сигналы "Выбор ынкросхем”. Через регистр адреса код. определяющий адрес осциллографа в КОП, паредается в магистраль устройства сопряжения. Этот код задается переключателями адреса, распопоженными на пла- тв устройства сопряжения. Конструктивно они выполнены таким образом, что свободный доступ оператора книы обеспечен.
Обеспечение протокола работы осциллографа в канале общего пользования (КОП) в соответствии с ГОСТ 26003-83 осуществляет схема источник-приемник КОП, выполненная на микросхеме КРБВОВКОТА. Это - специализированная БИС, ревпизующай вса функции системы микропроцессор - КОП, за исключени- ем функции "С" (контроллер). Для удовлетворения требований ГОСТ 26003-83 в части электрических пара:
метров сигналов КОП предназначены буферы КОП, выполненные на микросхемах Б8ФАЛТВ м Б5ВИПВ, 1.24 Устройство сопряжения (85) ГУШЯИ.458 351.010 93) }.2.4.1 Устройство сопряжения, структурная схема ноторого представлена на рисунке 8, предназна- чано для обмена информацией между осциллографом и внешней управляющей системой по последова- тельному каналу связи “Стьж-2” (зарубежный аналогичный интерфейс - В5-232С]. "Выбор микросхемы” Таймер с генератором тактовых импульсов предназначены для синхронизации ребот схемы после- доевтального интерфейса, напосрадственно обеспечивающей обыен данными мажду магистралью устрой- ства сопряжения и управляющей системой.
Генератор тактовых ныпульсов стабилизирован кварцевым элементом и вырабатывает нопрерывную последовательность импульсов частотой 1,2288 МГц, которая пон ступает на входы таймера и схемы последовательного интерфейса. Системная магистраль | буфера састемной магнстради Магистраль устройства сопряжения Doi - DO J Cxewa Дежшифра- anpeca tite! буфера DDT тактовых ватель 0010 обълена 0014 К управляющей БИСТеНАЮ: Рисунок 8 - Схема структурная устройства сопряжения (RS) 2B разрадным токами подстранвается с помощью переменного резистора ВР21. Измеряемый интервал с выхода триггера управления передается в виде парэфазного сигнала на токовый переключатель.
выпопненный на транзисторе УТ59, который перекльсчает зарадный ток, на время равное измерйемосыу интервалу, на заряд накопительного конденсатора CBZ, Поспа окончания измеряемого интервала накопительный конденсатор 262 разряжается разрадным томом, при этом на нем формируется пинейноспадающее напряжение, которое через истоковый повтори- тель на транзисторе \УТВЛ.А поступает на компаратор (микросхема ОА). Выходной сигнал компаратора ПАВ служит для формирования конца "ворот" с помощью триггера (микросхвые 00228]. Начальный уровень, с которого начинается заряд накопительного кондансатора 2682, задается ста- билитроном 038 и транзистором привязки УТ6О.
Уровень срабатывания компаратора (микроскема ОАВ) устанавливается относительно начального уровня с помощью переменного резистора АР22. Компаратор (микросхема 0А10} вырабатывает сигнал синхронизации от сети, который используется в режиме синхронизации от сети. Выходной сигнал компаратора (микросхема 0А10} поступает ма вход мупьтиппексора сигналов синхронизации {микросхема 0013} описанного выше.
1.2.2 Преобразователь анало го-цифровой (УШЯИ.468158.006 33) 1.22.1 Преобразователь аналого- цифровой {ПАЦ}, схема структурная которого приведена на рисун- ке В, предназначен для преобразования сыгнала, поступающего с устройства усиления и синхронизации, в цифровой эквивалент, запоминания последнего в оперативной памяти и выдачи цифрового эквивалента на шину данных по запросу центрального процессора. ПАЦ также формирует сигнал разрешения приема иы- пульса синхронизации после окончания счета интервала предзапуска. Сигнал с устройства усилёния и син- хрокизации подается на вход ПАЦ.
ПАЦ преобразует аналоговый входной сигнал в восьмиразрядный ровой эквивалент, поступающий на буфферный регистр (ВВС) и развязывающий выход АЦП от остальной скамы, С выхода буферного регистра восьмиразрядный цифровой эквивалент подается на регистры АСТ, РО? и АСЗ, Регистры ВОЛ н ВС? записывают поочередно выборки поступившие с ВАС и совпавшие с фронтом сигнала дискретизации. Выход регистра ВС3 доступен для считывания центральному процессору. С howto щью последнего организован сбор данных о текущем сигнале в режиме поточечного вывода информации не экран. Регистры прореживатели | и И фиксируют, на врамя интервала дискретизации, значения цифровых кодое содержащихся в ВС!
и ВС2 в момент действия импульса дискретизации. Цифровые эквиваленты сигнала с выходов регистра прореживателя | и регистра прореживателя | записываются в ячайхи ПАМТ или ВАМ? с заданным адресом. Адресация памяти ВАМ! осуществляется счетчиком эдреса, который в режные сбора инферыации работает как двоичный счетчик, а в ражные считывания информации. как регистр при- нимающый информацию с шины адреса центрального процессора. Счетчиком адреса также задается ин- тервап прадзапускв и формируется сигнал разрешения приема импульсов синхронизации “TREN”. Aqpeca- ция памяти ВАМ? осуществляется регистром адреса РСА, который перезаписьивает данные, поступакяцие с выхода счетчика адреса.
Буфера BF1 4 BF2 служат для разаязкн памяти от приборной шины данных. а буфер адреса - для вывода информации об адресе последней записанной точки на шину данных. Делитель на два формирует стробирующие сигналы для регистров прореживатепей | м И. Схема фиксации коротких вопгиксков и коммутатор сигналов позволяют фиксировать наличие корют- ких всплесков сигнала на интервале дискретизации. Формирователь управляющих сигналов, схема управления памятью и регистр управления форми- Исследувмый сигнал через разъем Х\У/З1 подается на вход ПАЦ {микросхема ОА2). Опорнов на пряжение для микросхемы ОА? задается источником опорного напряжения (михроскема БАЛ, транзистор VT1, диод МОТ, резисторы А! - АЗ, АТ.
конденсатор С1}. Тактируется ПАЦ сигналом 20 МГц, формируемым микросхемами 0А12.2, 0А13.2. Этим жа снина- лом производится перезапись информации в буферный регистр [микросхема 0014). развязывакяций мало- ехаыа 0020 и 0021} соответственно. При этом разряды с переого по седьмой подаются непосредственно, @ нупевой разряд через коммутатор сигналов ([михроскема 0038). Коммутатор сигиалкв передает на Hye разряд регистров прораживателей нулезой разряд с BexCQOB pervctpos RG1 # RG2Z ann webopwaui o Ha пичии коротких всплесков на сигнале, регистрируемых устройством усиления и синхронизацик, в зависныю- ети от информации установленной на входах АД и А! коммутатора сигналов.
т внив регистров прореживателей производится сигналом с частотой РоСУ/2 со сдаигом гк фазе на 1 ‚ Цифровой код с выходов регистрое прореживателей подантся на входыльыходы памяти ЯАМ\ {микросхема 2032) и ВАМ2 (микросхема 0033). На вдресные вхсды микросхемы 0032 памяти пода- ется текущий адрес со счетчика адраса (микросхемы 0027, 0028, 0029]. а на адресные входы микросхемы 0033 - с регистра адреса [микросхемы 0030, 0031}.